VHDL自定义type的问题 - EDA - 维库电子开发网论坛

	加入收藏设为首页帮助中心

论坛首页

站内搜索:

作者主题内容

现在位置 > 维库电子开发网论坛 > EDA > VHDL自定义type的问题

帖子主题: VHDL自定义type的问题

你还没有登录，无法发表回复，请首先登录.. [注册]

mdian

发表于:2008-5-10 9:02:00

楼主

级别:

积分:1428分

在库文件中定义了一个类型reg_index_t:
    type reg_index_t is range 0 to 31; 然后在同一个库中定义了几个procedure，有的procedure定义了reg_index_t类型的信号，比如：

procedure instr_decode (
    signal instr : in std_logic_vector( 0 to 31 );
    signal op : out std_logic_vector( 0 to 3 );
    signal ra : out reg_index_t;
    signal rb : out reg_index_t );

用modelsim编译这个库文件的时候出现无数个错误，都和这个reg_index_t有关。一种错误是：
# ** Error: E:/Design/Courses/ESE545/Src/mylib/mylib.vhd(247): Cannot resolve slice name as type work.mypack.reg_index_t.

还有一种：
# ** Error: E:/Design/Courses/ESE545/Src/mylib/mylib.vhd(283): Aggregate expression cannot be scalar type work.mypack.reg_index_t.

对应的都是对这个类型的signal赋值语句：

L247: ra <= instr(20 to 24);
L283: ra <= ( others => '0' );

看不出这个类型的定义有什么问题，哪位达人指点一下吧。谢谢。