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帖子主题: 用 Verilog HDL实现可以计时的数字时钟，显示范围为00。00~59。59

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frence20086063

发表于:2007-11-8 4:03:00

楼主

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积分:699分

用 Verilog HDL实现可以计时的数字时钟，显示范围为00。00~59。59
用 Verilog HDL实现可以计时的数字时钟，显示范围为00。00~59。59
设计CPLD与单片机开发系统的接口电路，在KHF-4型CPLD实验/开发系统上设计并完成一个可以计时的数字时钟，显示时间范围为：00。00~59。59，时钟具有暂停计时、清零等功能。

liweihua4590

发表于:2007-11-7 0:03:00

1 楼

级别:

积分:797分

用C语言实现单片机上的功能，用Verilog HDL实现CPLD上的功能，小弟是个新手，麻烦大家，有程序的提供程序，能指点的多给点指点，您的帮助对我提高这方面的知识很重要，非常谢谢各位的帮助！

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